Окно управления регистрами

Окно управления регистрами обеспечивает доступ к внутренним регистрам и основным настройкам для блоков DSP и ИС, добавленных в окно аппаратной конфигурации.

Чтобы открыть окно управления регистрами:

• Нажмите вкладку «Конфигурация оборудования» (Hardware Configuration) в верхней части рабочей области.
• Нажмите вкладку «Управление регистрами» (Register Control) (1) в нижней части окна «Конфигурация оборудования» или щелкните правой кнопкой мыши по блоку процессора DSP и выберите в меню пункт «Окно регистров» (Register Window) (2).

Элементы управления и настройки, доступные в окне управления регистрами, различаются для каждого блока процессора (ИС/DSP) в зависимости от возможностей аппаратного обеспечения. Любые изменения, внесенные в окне управления регистрами, немедленно отправляются на аппаратное обеспечение при наличии активного канала связи USB.

Ниже приведено описание окна управления регистрами AD1940. Информацию об этих и других настройках регистров ИС см. в техническом описании вашей микросхемы: www.analog.com/sigmadsp

1. Внутренние регистры (Internal Registers) В этой области перечислены адреса 2642–2646 и их состояние. По мере внесения изменений в других областях окна результаты будут отображаться здесь. Если вы знаете расположение битов регистра, которые хотите изменить, вы можете изменить их и здесь; кнопки в других областях окна будут обновлены соответствующим образом.

• 2642 — Регистр управления ядром DSP
• 2643 — Регистр конфигурации RAM
• 2644 — Регистр управления последовательным выходом 1
• 2645 — Регистр управления последовательным выходом 2
• 2646 — Регистр управления последовательным входом

2. Последовательный вход (Serial Input) — влияет на регистр управления последовательным входом (адрес 2646), управляя полярностью тактового сигнала и режимами ввода данных.

• Режим последовательного ввода (биты 2:0) — Эти два бита управляют форматом данных, который ожидает принимать входной порт. Информацию о настройках и временных диаграммах тактовых сигналов см. на стр. 27–29 технического описания AD1940/-41.
• Полярность BCLK (бит 3) — Этот бит управляет тем, по какому фронту тактового сигнала битовых импульсов тактируются входные данные: по спадающему фронту BCLK_IN, когда этот бит установлен в 0, и по нарастающему фронту, когда он установлен в 1.
• Полярность LRCLK (бит 4) — Если бит 4 установлен в 0, данные левого канала на выводах SDATA_Inx тактируются, когда LRCLK_IN находится в низком уровне, а данные правого канала тактируются, когда LRCLK_IN находится в высоком уровне. Когда бит 4 установлен в 1, это меняется на противоположное.
• В режиме TDM, когда этот бит установлен в 0, данные тактируются, начиная со следующего подходящего фронта BCLK после спадающего фронта на выводе LRCLK_IN. Когда бит установлен в 1 (в режиме TDM), входные данные действительны по фронту BCLK, следующему за нарастающим фронтом на LRCLK_IN.
• Вход TDM (бит 5) — Установка этого бита в 0 переводит AD1940/-41 в режим двухканального входа TDM с 8 каналами в каждом, при этом два потока поступают на SDATA_IN2 и SDATA_IN3. Установка в 1 переводит микросхему в режим входа TDM с 16 каналами, вход осуществляется на вывод SDATA_IN2.

3. Модуло RAM (Ram Modulo) — влияет на регистр конфигурации RAM (адрес 2643)
AD1940/1941 использует схему модульной адресации RAM, что позволяет легко программировать фильтры и другие блоки без необходимости явного перемещения данных фильтра во время операции фильтрации. Значение по умолчанию — 12, при котором вся память RAM объемом 6144 (6k) рассматривается как модульная память с автоматически увеличивающимися регистрами смещения адреса. Каждый LSB этого регистра соответствует 512 ячейкам RAM. Значение модуло 11 даст вам 5632 слов данных модульной памяти и 512 слов в немодульной части.

4. Ядро DSP — влияет на регистр управления ядром DSP (адрес 2642)

Элементы управления в этом регистре задают режим работы ядра DSP AD1940/-41.

• Длина программы (биты 1:0) — Эти биты задают длину внутренней программы. Длина по умолчанию — 1536 инструкций, но она может быть уменьшена в 2 раза для поддержки частот дискретизации выше 48 кГц.
• Синхронизация входного последовательного порта с секвенсором (биты 3:2) — Обычно внутренний секвенсор синхронизируется с частотой кадров входного аудиосигнала путем сравнения внутреннего счетчика команд с фронтом входного сигнала LRCLK. В некоторых случаях AD1940/-41 может использоваться для децимации входного сигнала на некоторый целочисленный коэффициент. В этом случае желательно синхронизировать секвенсор с субкратной частотой входного LRCLK, чтобы программа имела доступ к более чем одному входному аудиосемплу в течение одного выходного аудиокадра. (Работа в этом режиме может потребовать пользовательского программирования на ассемблере, которое в настоящее время не поддерживается графическими инструментами ADI.)
• Обнуление последовательного входа (бит 6) — Когда этот бит установлен в 1, все восемь каналов последовательного входа принудительно устанавливаются в ноль.
• Обнуление памяти данных (бит 7) — Установка этого бита в 1 инициализирует все ячейки памяти данных значением 0. Этот бит сбрасывается в 0 после завершения операции. Этот бит следует устанавливать после полной загрузки программы/параметров для обеспечения работы без щелчков.
• Обнуление умножителя (бит 8) — Когда этот бит установлен в 1, вход умножителя DSP устанавливается в 0, что приводит к нулевому выходу умножителя. Этот бит управления включен для обеспечения максимальной гибкости и обычно не используется.
• Обнуление всех регистров (бит 9) — Активный низкий уровень. Установка этого бита в 0 устанавливает содержимое аккумуляторов и регистров последовательного вывода в 0. Как и другие биты регистра, этот бит при включении питания равен 0. Это означает, что AD1940/-41 не будет пропускать сигнал, пока в этот бит не будет записана 1. Это предназначено для предотвращения случайных шумов во время последовательности включения питания.
• Использовать LRCLK для фиксации вывода (бит 10) — Обычно данные передаются из ядра DSP в регистры последовательного вывода в конце каждого цикла программы. В некоторых случаях (например, когда выходная частота дискретизации установлена кратной входной частоте дискретизации) желательно передавать данные внутреннего ядра несколько раз в течение одного периода входного аудиосемпла. Установка этого бита в 1 позволяет выходному сигналу LRCLK управлять передачей данных вместо внутреннего сигнала конца последовательности. (Работа в этом режиме может потребовать пользовательского программирования на ассемблере, которое в настоящее время не поддерживается графическими инструментами ADI.)
• RAM плавного изменения громкости (Mute Slew Ram) (бит 12) — Установка этого бита в 1 инициирует отключение звука всех 64 ячеек RAM плавного изменения. При сбросе в 0 все ячейки RAM возвращаются в предыдущее состояние. Этот бит функционирует только в том случае, если ячейки RAM плавного изменения используются в пользовательском проекте программы.

5, 6. Последовательные выходы 1 (адрес 2644) и 2 (адрес 2645) Регистры управления выводом дают пользователю контроль над полярностью тактовых сигналов, их частотами и типами, а также форматом данных. Во всех режимах, кроме режимов с выравниванием по правому краю (MSB с задержкой на 8, 12 или 16), последовательный порт принимает произвольное количество бит вплоть до 24. Дополнительные биты не вызовут ошибку, но будут усечены внутри. Для правильной работы режимов с выравниванием по правому краю требуется, чтобы LSB совпадал с фронтом LRCLK.

• Длина слова (биты 1:0) — Эти биты задают длину выходного слова данных. Варианты: 16, 20 или 24 бита.
• Позиция MSB (биты 4:2) — Эти три бита задают позицию MSB данных относительно фронта LRCLK. Вывод данных AD1940/-41 всегда начинается с MSB.
• Тип синхронизации кадра (бит 6) — Этот бит задает тип сигнала на выводах LRCLK_OUTx. Когда установлен в 0, сигнал представляет собой тактовый сигнал с коэффициентом заполнения 50%; когда установлен в 1, сигнал представляет собой импульс длительностью в один битовый такт в начале кадра данных.
• Частота синхронизации кадра (биты 8:7) — Когда выходной порт используется в качестве ведущего по тактовой частоте, эти биты задают частоту выходного LRCLK, который делится от внутренней тактовой частоты ядра 73,728 МГц.
• Частота BCLK (биты 10:9) — Когда выходной порт используется в качестве ведущего по тактовой частоте, эти биты задают частоту выходного битового тактового сигнала, который делится от внутренней тактовой частоты ядра 73,728 МГц.
• Ведущий/Ведомый (Master/Slave) (бит 11) — Этот бит определяет, является ли выходной порт ведущим или ведомым по тактовой частоте. Настройка по умолчанию — ведомый; при включении питания выводы BCLK_OUTx и LRCLK_OUTx устанавливаются как входы, пока этот бит не будет установлен в 1, после чего они становятся выходами тактовых сигналов.
• Полярность BCLK (бит 12) — Этот бит управляет тем, по какому фронту тактового сигнала битовых импульсов тактируются выходные данные: по спадающему фронту BCLK_OUTx, когда этот бит установлен в 0, и по нарастающему фронту, когда он установлен в 1.
• Полярность LRCLK (бит 13) — Когда установлен в 0, данные левого канала тактируются, когда LRCLK находится в низком уровне, а данные правого канала тактируются, когда LRCLK находится в высоком уровне. Когда установлен в 1, это меняется на противоположное.
• Объединение потоков TDM (бит 14, регистр управления последовательным выходом 1) — Когда этот бит установлен в 1, выходные потоки TDM объединяются для вывода одного 16-канального потока на SDATA_OUT0. Когда установлен в 0, данные TDM выводятся в виде двух независимых 8-канальных потоков на выводах SDATA_OUT0 и SDATA_OUT4.
• Включение дизеринга (Dither-Enable) (бит 15) — Установка этого бита в 1 включает дизеринг на соответствующих каналах.